Блок вычитания двоичных чисел с фиксированной запятой

Операция вычитания - одна из них.Проектируемый блок БВЦДЧ разрабатывается как раз для выполнения этой операции.Входные и выходные сигналы блока поступают на разъём зарубежного PLD2-64.В разрабатываемом блоке используется 40 ИМС, поэтому блок имеет среднюю функциональную сложность.Далее в работе представлены корпуса и типоразмеры используемых в блоке интегральных микросхем.В блоке БВЦДЧФЗ резисторы используются для получения сигналов уровня 1.Вывод: печатная плата блока имеет среднюю функциональную и высокую конструктивную сложность.Вывод: печатная плата блока БВЦДЧФЗ реализуется в виде двухсторонней печатной платы (ДПП) .При средней насыщенности ПП ЭРИ, для платы блока подходит 3 класс точности.Вывод: для ПП блока БВЦДЧФЗ будет применён 3 класс точности.